基本信息

内容简介(目录)

基本信息

出版社: 国防工业出版社; 第1版 (2006年8月1日)

平装: 340页

开本: 16开

ISBN: 7118046760

条形码: 9787118046762

产品尺寸及重量: 25.8 x 18.2 x 1.3 cm ; 522 g

ASIN: B0011CBN0W

内容简介

本书以系统芯片（SoC）设计技术为主线，遵循SoC集成设计方法学，介绍了SoC基础理论知识和最新设计方法。本书深入浅出而又不失严谨性，较为全面地论述国内外具有发展前途的主要SoC设计技术，其中包含作者多年来的科研教学工作成果和心得。本书既为EDA工具的开发者提供理论基础，也为SoC芯片的设计者提供必要的专业知识。

本书共14章，涉及SoC系统设计方法学、系统验证方法、测试方法、IP 可复用设计和数字/模拟混合电路设计等理论技术问题，并讨论在SoC设计过程中遇到的一般性问题及解决方法。主要内容包括：SoC设计与建模方法、软/硬件协同设计与TIM、IP核的设计、IP重用策略和任务、SoC设计中的验证技术、片上总线、片上网络NoC、混合信号SoC的设计、SoC低功耗设计、SoC嵌入式操作系统的分析与设计、核及SoC设计实例、可重构SoC和基于I P重用的SoC测试技术。

目录

第1章 引言

1.1集成电路设计的特点

1.2集成电路设计方法的转变

1.3 SOC的关键技术

1.3.1 IP核重用设计

1.3.2系统建模与软／硬件协同设计

1.3.3 SoC测试和可测性设计

1.3.4 SoC的验证

1.3.5互连效应

1.3.6物理综合

1.3.7低功耗设计

1.4 SOC设计的标准化

1.4.1 IP模块的标准化

1.4.2片上总线的标准化

1.4.3 EDA工具接口的标准化

1.5Soc的嵌入式软件

思考题

第2章 SoC设计与建模方法

2.1 SoC总体设计思想

2.1.1 SoC的硬件结构和软件特征

2.1.2 SoC的层次结构设计

2.1.3 SoC的软／硬件协同设计

2.1.4 SoC的仿真和测试

2.2 SoC设计模式和流程

2.2.1瀑布模式和螺旋模式

2.2.2 自顶向下和自底向上相结合的开发流程

2.2.3顶层系统的设计过程

2.3虚部件设计方法

2.4基于平台的设计

2.4.1平台的分类

2.4.2平台中的处理器核

2.4.3 C*SOC仿真验证平台

2.5基于模式的设计

2.6物理原型设计方法

2.6.1层次化物理模块设计

2.6.2时序封闭性

2.6.3交接模型

2.7仿生sOC模型

2.7.1电子胚胎

2.7.2生物系统在片上系统中的映射

2.8可调试设计

2.9系统集成

2.9.1使用硬核设计

2.9.2使用软核设计

思考题

第3章 软/硬件协同设计与删

3.1软/硬件协同设计

3.1.1协同设计的需求

3.1.2基本理论

3.2系统级描述语言SyStemC

3.2.1 SyStemC简介

3.2.2 SvstemC语言体系

3.3 TLM建模及应用

3.3.1基本概念

3.3.2事务级建模TLM

3.3.3 TLM在系统设计中的应用

3.3.4 TLM建模与嵌入式软件开发

3.3.5 TLM模型到RTL模型的转换

思考题

第4章 IP核的设计

4.1 IP技术的进展

4.2 IP核的特征

4.3 IP核的设计过程

4.4 IP核设计中的关键问题

4.5 IP核的综合

4.6 IP的最优化设计

4.7硬核的设计

4.7.1硬核设计中存在的问题

4.7.2硬核模型的建立

4.7.3硬核的物理设计

4.7.4硬核的交付

4.7.5硬核的移植

4.8软核和固核的设计

4.8.1设计说明文档

4.8.2子模块集成

4.8.3软核／固核产品化

4.8.4软核的交付

4.8.5软核生产

4.8.6 08C01软核的设计

思考题

第5章 IP重用策略和任务

5.1重用周期

5.2设计重用

5.2.1 IP库的代数描述

5.2.2数据管理和检索技术

5.2.3基于IP的系统设计技术

5.2.4接口综合技术

5.3数字IP的重用

5.4模拟IP的重用

5.5硬件重用模型

5.5.1 IP提供商

5.5.2 IP用户

5.5.3 IP销路和利润率

5.6嵌入式软件重用模型

思考题

第6章 SoC设计中的验证技术

6.1基础理论

6.1.1主要的验证技术

6.1.2主要的验证策略

6.1.3功能验证的方法

6.1.4验证计划的制定

6.2 IP核的验证

6.2.1 IP核的验证策略

6.2.2测试平台

6.2.3基于模块的验证

6.2.4模型检查

6.2.5硬核的验证

6.3接口验证

6.3.1基于事务的验证

6.3.2数据或行为验证

6.4系统级验证

6.4.1软硬件协同验证

6.4.2快速原型

6.4.3硬件仿真器仿真

6.4.4试流片

6.5门级验证

6.5.1形式验证

6.5.2门级仿真

6.6时序验证

6.6.1静态时序分析

6.6.2静态时序分析和门级仿真比较

6.7物理验证

6.7.1设计检查

6.7.2物理效应分析

6.7.3设计签付

思考题

第7章 片上总线

7.1片上总线接口标准

7.2片上总线的层次化结构

7.3AMBA总线

7.3.1 AMBA总线结构

7.3.2基于AMBA总线的SoC设计

7.4 Avalon总线

7.4.1 Avalon总线结构

7.4.2基于并发多主设备总线结构的设计

7.5 Wishbone总线

7.5.1 Wishbone总线结构

7.5.2基于Wishbone总线的SoC设计

7.6 CoreConnect：总线

7.7 OCP总线

7.8采用SyStemC TLM模型的片上总线设计实例

思考题

第8章 片上网络NoC

8.1片上网络

8.1.1 NoC网络的发展

8.1.2 NoC的拓扑结构

8.1.3片上网络的特征

8.2片上网络能量模型

8.2.1非直接网络开关结构

8.2.2用位能量建立功耗模型

8.2.3开关结构

8.3片上网络通信

8.3.1 网络协议

8.3.2交换技术

8.3.3虫孔路由问题

8.3.4竞争前瞻路由

8.3.5 片上开关

8.3.6片上通信中的分组

8.3.7通信服务质量

8.4片上网络的设计

8.5 M[PSOC

8.5.1 MPSoC特征

8.5.2MPSoC的体系结构

8.5.3 MPSOC一般设计流程

8.5.4设计空间探索

思考题

第9章 混合信号soC的设计

9.1混合信号SoC设计描述

9.2数模混合设计的抽象层次

9.3模拟IP的设计

9.4数模混合SoC的设计

9.4.1数模混合SoC的设计流程

9.4.2混合信号设计仿真

9.5混合SOC设计面临的主要问题和解决方法

9.5.1混合信号SoC的电路设计

9.5.2约束条件管理

9.5.3混合描述方式

9.5.4混合信号SoC的布图

9.5.5混合信号SoC的验证

9.5.6混合信号SOC测试

思考题

第10章 SoC低功耗设计

10.1概述

10.1.1静态漏电功耗

10.1.2动态功耗

10.2动态电压调整

10.3 SOC低功耗设计层次

10.3.1电路级和逻辑级的功耗优化

10.3.2.RTL级功耗优化

10.3.3行为级以上的低功耗设计

10.3.4软件代码优化

10.4 IP的低功耗结构

10.5 MPSoC中的低功耗设计

10.6低功耗软件架构

10.6.1应用程序的低功耗措施

10.6.2操作系统控制下的功耗管理

10.6.3功耗调度

10.7功耗评估

思考题

第11章 SoC嵌入式操作系统的分析与设计

11.1 SoC：嵌入式操作系统的结构和特点

11.1.1嵌入式操作系统的结构

11.1.2嵌入式操作系统的特点

11.2 SOC嵌入式操作系统的设计

11.2.1硬件抽象层的描述

11.2.2内核的构成和应用程序的设计

11.2.3交叉编译和调试

11.2.4嵌入式操作系统的仿真运行环境

11.2.5裁剪和移植

11.2.6对多处理器的支持

11.2.7嵌入式操作系统的封装

11.2.8动态扩展

11.3嵌入式操作系统设计实例

11.4嵌入式应用系统设计实例

思考题

第12章 核及SoC设计实例

12.1微处理器核

12.1.1 V830R／AV超标量RISC

12.1.2 PowerPC 603e G2核的设计

12.1.3 NIOS II处理器核

12.2数字IP核

12.3模拟IP核

12.4存储器核生成器

12.5核的集成和片上总线

12.6 sOC设计实例

12.6.1 Estarl嵌入式微处理器

12.6.2媒体处理器

12.6.3机顶盒SoC系统的可测性

思考题

第13章 可重构SoC

13.1可重构计算的发展

13.2可重构处理器

13.3动态可重构系统

13.3.1动态可重构计算系统的定义与结构

13.3.2动态可重构计算的软／硬件设计分工

13.3.3演化硬件

13.4片上可编程系统

13.4.1 基于NIOS CPU的SOPC

13.4.2 ALTERA的Excalibur SOPC

13.4.3 基于M8C内核的SOPC片内资源

思考题

第14章 基于IP重用的SoC测试技术

14.1测试的基本概念

14.2故障模型

14.3 SoC测试的基本问题

14.4可测性设计的分类

14.4.1基于扫描的设计

14.4.2 内建自测试

14.4.3边界扫描

14.5 SoC的测试结构

14.5.1测试激励源和响应分析器

14.5.2测试环

14.5.3测试访问机制

14.6存储器核的测试

14.6.1存储器的故障模型

14.6.2存储器的内建自测试

14.6.3 MBIST的实现

14.7处理器核的测试

14.8数字模拟混合信号核的测试

14.8.1数模转换器的测试

14.8.2模数转换器的测试

14-8.3混合信号的测试结构

14.8.4 IEEE 1149.4

14.9数字核的可测性设计

14.9.1时钟设计

14.9.2寄存器设计

14.9.3三态总线设计

14.9.4组合反馈环设计

思考题

附录A SoC设计工具

附录B SoC内核测试标准IEEE P1500

参考文献