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词条 部分可重配置
释义

部分可重配置的概念

部分重配置Partial Reconfiguration(PR)是一种动态修改逻辑模块的技术,通过在不妨碍其它逻辑运行的同时下载部分比特位文件来实现。部分重配置允许设计者在系统运行过程中修改功能,而无需全面重新配置和重新建立连接,极大地提高了 FPGA 的灵活性。

数字中频、视频、总线连接或者其它重要的功能可以保持既定的设计,与此同时,其他的功能可以按要求重新载入。通过利用 ISE 设计套件的部分重配置设计流程,FPGA 设计者将拥有一个强大的解决方案用以:

1通过分时功能减少了 FPGA 的尺寸和数量(即成本) ;

2.通过按需加载功能降低了动态功耗;

3.通过时分多路复用设计功能提高解决方案的灵活性 。

部分可重配置的意义

部分可重配置通过下载部分比特位文件来动态修改逻辑模块,同时保持逻辑继续运营,不中断。Xilinx 的部分可重配置技术使设计人员能够即时对功能进行修改,不仅可消除需要全面再配置并进而重建连接的麻烦,同时还能显著提高 FPGA 的灵活性。使用部分重配置可以让设计人员采用更少或更小的器件,从而降低功耗并提高系统的可升级性。 随时按需加载功能,更有效利用芯片。

部分重配置软件

Xilinx公司的ISE® 12 中推出的现有软件方法代表了部分重配置技术的新时代。 这款能够在不影响其它器件运行的前提下对 Xilinx FPGA 的部分功能进行重配置的软件工具已被完全重新设计。为进一步扩大现有支持范围,继 Virtex-4、Virtex-5、 Virtex-6、Virtex-7 T 和 Kintex™-7 器件之后,最新版本的 ISE 13.4 已开始支持 Artix™-7 和 Virtex®-7 XT 器件。 该当前解决方案通过利用分区这种成熟的特性,可以确保对预先生成的结果进行准确保存。PlanAhead 设计环境可用于管理设计装配、约束、实现和验证。

部分重配置流程

部分可重配置流程具有如下特性:

灵活的工作环境

支持 GUI 的 PlanAhead™

命令行支持现有的批处理文件

支持黑箱,允许省略不完整的模块

用户在控制

用户决定何时实现、导入和导出

修改实现选项,而不会影响导入的分区

布局规划可确定对哪些资源进行重配置

分区信息存储在 ASCII(xml)文件内

该软件可处理低级的细节

工具可自动管理分区接口

设计规则检查 (DRC) 可用于验证设计结构和配置情况

应用标准时序收敛技术

主要技术优势

通过时分多路复用设计功能提高了解决方案的灵活性

通过分时功能减少了 FPGA 的尺寸和数量(以及成本)

通过按需加载功能降低了动态功耗

主要软件特性

利用功能强大的分区技术支持整个设计实现

允许完整设计约束输入、时序分析和验证

可支持 Virtex-4、Virtex-5、Virtex-6、Virtex-7 和 Kintex-7 FPGA 系列

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更新时间:2025/3/1 20:01:29