基于FPGA DSP开发设计,Xilinx公司提出了一整套的解决方案。不但出现了IP（Intellectual Property）核（Core）形式的DSP算法和将这些IP核集成到FPGA设计的工具软件，而且出现了新的FPGA芯片。软件上一个重要的代表是XtremeDSP系列软件包，主要包括：

MathWorks公司的Matlab和Xilinx公司的System Generator负责系统级设计；

Mentor Graphics公司的FPGA Advantage或Synplicity公司的Synplify Pro做HDL综合；

Model Technology公司的ModelSim负责仿真；

Xilinx公司的Foundation Series ISE负责硬件实现。

在硬件方面，Xilinx公司推出最新的Virtex II系列FPGA芯片。它内置了192个18×18 bit的高性能组合乘法器，支持高达250MHz的数据率，内部固化了并行的DSP数据模型。它的密度达到一千万系统门，可以运行600G MAC/s。大大超出了当今通用DSP芯片的性能（TI的高端DSP芯片TMS320C6000的定点系列C64x只能达到1.6—2.4G MAC/s）。设计方法和硬件结构上的改进使FPGA在DSP上的应用前景变得光明起来。

Xilinx公司同它的合作者联合提出了XtremeDSP解决方案，它在系统结构设计和基于FPGA的DSP系统硬件实现之间建立起一座桥梁。System Generator同Simulink模型工具结合，可以参数化、最优化算法。它可以自动从行为级的系统模型转换到FPGA实现，其间不再需要手工重设，大大节省了开发时间并降低了出错概率。通过软件，用户可以在DSP函数的算法、性能、节能、硅片面积中进行选取，可以快速地分析出它的运算速度和花费。Xilinx FPGA支持用户在同一个设计的不同部分创建自定义的字长。Xtreme支持不同比特数、流水线程度和实现的选择方法。对于某些需要更多比特数来表示精度的通道，要更改IP的参数，软件会自动适应新的数据配置。Xtreme的配置灵活，用户可以根据需要进行设置：若全部使用并行结构就可以达到最的数据吞吐量，也可以由于降低了系统时钟而节省能源；相反的，若全部使用串行结构会使硅面积最小，节省花费，但同时仍能够得到相当的性能。

MATLAB作为线性系统的一种分析和仿真工具，在工程和计算科学上有着广泛的应。它建立在向量、数组和矩阵的基础上，结合了可视化的数学计算和强大的技术语言。建的接口可以从指令、文件、外部数据库和程序中迅速得到数据。Simulink作为Matlab一个工具箱（toolbox），在整个的DSP设计中起着举足轻重的作用。它是一个交互式的工，用于对复杂的系统进行建模、仿真和分析。成为控制系统设计、DSP设计、通信系统计和其它仿真应用的首选工具。它的特性为：建立图形式的模块列表，模拟复杂统，估系统的性能，提高设计水平；建立模拟、数字或数模混合的信号系统，控制逻辑器件；Matlab的结合；与Stateflow紧密结合，建立数据驱动行为的模型；广泛利用DSP库。System Generator是Xilinx公司的的一个模块集（blockset），它是simulink的一个插件，中设置了Xilinx特有的DSP功能的IP核，包括了基本DSP函数和逻辑算符，如FIR（Finite Impulse Response）、FFT（Fast Fourier Transform）、存储器、数学函数、转换器、延时线等等。这些预先定义好的模块保证了FPGA实现时的位-bit和周期-cycle的正确。使用它可以自动生成VHDL/Verilog语言、测试向量以及可以使ModelSim仿真的“.do”文件。为了得到最佳的性能、密度和可预测性，System Generator还会自动将特定的设计模块映射成高度优化了的IP核模型。Xilinx Blockset中的模块，有的可以直接映射到硬件，有的对应着IP核。它们中每个都可以根据设计要求更改参数，支持双精度和定点的算法。这个模块集是一个可以外部扩展的库，使用的是C＋＋的定点算法，所以用户可以创建自己的基于C＋＋类的Simulink库元件，在设计中它会被当作黑箱（Blackbox）处理。有两种可以实现HDL综合的工具：Mentor Graphics的FPGA Advantage和Synplicity的Synplify。这两个工具都可以将上一步（使用Simulink和Xilinx System Generator完成的设计）的顶层（和附加的子VHDL文件）HDL行为级或RTL设计文件转化成门级表示（EDIF文件）。可以使用其中的任意一个软件来完成这个任务。这些工具可以：将HDL综合成门级的设计实现；通过消除对每个门的定义，减少了设计时间；减少了手工将硬件说明翻译为原理图设计中可能出现的错误数量；在最优化原始的HDL代码过程中应用了综合工具的自动技术（如机械编码类型、自动I/O插入），从而使设计更有效率。

使用ModelSim就可以在设计过程中对HDL进行仿真，以保证结果的正确性。它的特性如下：通过使用Direct Compile结构，达到最快的编辑速度和有竞争力的模拟性能；使用Single Kernel Simulation，将VHDL和Verilog结合在一起；将machine和Simulator版本独立开来，以简化可携带性和库的维护。

Xilinx的ISE软件包含了最新的实现工具，可以用来创建有效简洁的设计。当综合完VHDL文件后，就会得到顶层的EDIF文件（也有子层的EDIF文件），将这些EDIF文件作为Xilinx Design Manager的输入源进行实现，它将翻译（Translate）、映射（Map）、布局布线（Place & Route）以及配置（Configure）该设计。最终得到下载用的位流文件。它的时序驱动的布局布线特性允许用户为特定的路径指定自己的时序；静态时序分析能够减少设计步骤；能够在实现前后对设计进行验证；可以重新迭代先前的设计以缩短整个设计周期。

利用FPGA实现DSP嵌入式系统，已有互相补充的软件设计工具,最终使得DSP开发成为必然趋势。