| 词条 | Verilog数学系统设计--RTL综合.测试平台与验证(第二版) |
| 释义 | 本书主要讲述基于IEEEStd1364-2001版本的Verilog硬件描述语言，着重讲述了使用Verilog进行数字系统的设计、验证及综合。根据数字集成电路设计的工程需求，本书重点关注了testbench的设计编写、验证和测试技术，深入讲述了基于VerilogHDL的开关级、门级、RTL级、行为级和系统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效Verilog编程技术。 作者：(美)纳瓦毕著 ISBN：10位[7121052415]13位[9787121052415] 出版社：电子工业出版社 出版日期：2007-11 定价：￥35.00元 内容提要本书主要讲述基于IEEEStd1364-2001版本的Verilog硬件描述语言，着重讲述了使用Verilog进行数字系统的设计、验证及综合。根据数字集成电路设计的工程需求，本书重点关注了testbench的设计编写、验证和测试技术，深入讲述了基于VerilogHDL的开关级、门级、RTL级、行为级和系统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效Verilog编程技术。书中把RTL描述、电路综合和testbench验证测试技术紧密结合，给出了多个从设计描述到验证的RTL数字电路模块和系统的设计实例。改编者在对标题、重点句子和段落进行注解时，在翻译的基础上针对较难理解的内容做了详细说明。 本书的设计与讲解由浅入深，既适合高年级本科生作为双语教学教材，也适合作为研究生第一年的双语课程教材。作为本科生和研究生数字系统设计和计算机组织结构的补充，本书也很价值。 编辑推荐本书主要讲述基于IEEEStd1364-2001版本的Verilog硬件描述语言，着重讲述了使用Verilog进行数字系统的设计、验证及综合。根据数字集成电路设计的工程需求，本书重点关注了testbench的设计编写、验证和测试技术，深入讲述了基于VerilogHDL的开关级、门级、RTL级、行为级和系统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效Verilog编程技术。书中把RTL描述、电路综合和testbench验证测试技术紧密结合，给出了多个从设计描述到验证的RTL数字电路模块和系统的设计实例。改编者在对标题、重点句子和段落进行注解时，在翻译的基础上针对较难理解的内容做了详细说明。本书为英文版。 目录Chapter1 DigitalSystemDesignAutomationwithVerilog 1.1 DigitalDesignFlow 1.2 VerilogHDL 1.3 Summary Problems SuggestedReading Chapter2 RegisterTransferLevelDesignwithVerilog 2.1 RTLevelDesign 2.2 ElementsofVerilog 2.3 ComponentDescriptioninVerilog 2.4 Testbenches 2.5 Summary Problems SuggestedReading Chapter3 VerilogLanguageConcepts 3.1 CharacterizingHardwareLanguages 3.2 ModuleBasics 3.3 VerilogSimulationModel 3.4 CompilerDirectives 3.5 SystemTasksandFunctions 3.6 Summary Problems SuggestedReading Chapter4 CombinationalCircuitDescription 4.1 ModuleWires 4.2 GateLevelLogic 4.3 HierarchicalStructures 4.4 DescribingExpressionswithAssignStatements 4.5 BehavioralCombinationalDescriptions 4.6 CombinationalSynthesis 4.7 Summary Problems SuggestedReading Chapter5 SequetialCircuitDescription 5.1 SequentialModels 5.2 BasicMemoryComponents 5.3 FunctionalRegisters 5.4 StateMachineCoding 5.5 SequentialSynthesis 5.6 Summary Problems SuggestedReading Chapter6 ComponentTestVerification 6.1 Testbench 6.2 TestbenchTechniques 6.3 DesignVerification 6.4 AssertionVerification 6.5 TextBasedTestbenches 6.6 Summary Problems SuggestedReading Chapter7 DetailedModeling 7.1 SwitchLevelModeling 7.2 StrengthModeling 7.3 Summary Problems SuggestedReading Chapter8 RTLevelDesignandTest 8.1 SequentialMultiplier 8.2 vonNeumannComputerModel 8.3 CPUDesignandTest 8.4 Summary Problems SuggestedReading AppendixA ListofKeywords AppendixB FrequentlyUsedSyetemTaskeandFunctions AppendixC CompilerDirectives AppendixD VerilogFormalSyntaxDefinition AppendixE VerilogAssertionMonitors |
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