| 词条 | CORE架构 |
| 释义 | § 说明 2006年3月上旬，Intel 于美国旧金山举办了2006年度的春季 IDF 大会（Intel Developer Forum）。在这届 IDF 大会上，有一个万众瞩目的焦点：Intel 宣布下一代处理器将采用的 Core 微架构。这也使得今年的 IDF 大会成为近几年来最激动人心的一次。在去年秋季的 IDF 大会的开幕主题演讲中，Intel 的执行长官 Paul Otellini 就曾经指出，未来处理器的技术发展重点将是“性能功耗比”（Performance per Watt）。而这届 IDF 大会的主题更加明确：功耗最优化平台（Power-Optimized Platforms）——与 Core 微架构紧密相关。根据 Intel 的说法，采用新的 Core 微架构的处理器将在整数性能和商业计算方面得到极大的飞跃，肯定将超过竞争对手 AMD 的产品。更加美妙的是，拥有这样强悍性能的 Core 微架构在功耗方面将比前任大幅下降，从而完美的体现了这届 IDF 大会的主题。 Core 微架构是由 Intel 位于以色列海法的研发团队负责设计的。该以色列团队早在2003年就因为设计出兼具高性能与低功耗的 Banias 处理器而闻名天下，Core 微架构也是他们在 Yonah 微架构之后的最新杰作。Core 微架构很早就出现在 Intel 的计划之中了，早在2003年夏天 Intel 就曾经隐约提到过，原定是 Centrino 平台的第三代 Napa 平台后期和第四代 Santa Rosa 平台所采用的处理器。没想到由于 NetBurst 微架构的失败，Core 微架构被 Intel 改弦易辙，推上前台，被赋予了取代 NetBurst 微架构、一统桌面、移动与服务器平台的历史使命。 作为 Intel 的新旗舰，Core 微架构拥有双核心、64bit指令集、4发射的超标量体系结构和乱序执行机制等技术，使用65nm制造工艺生产，支持36bit的物理寻址和48bit的虚拟内存寻址，支持 Intel 所有的扩展指令集。Core 微架构的每个内核拥有 32KB 的一级指令缓存、32KB 的双端口一级数据缓存，然后2个内核共同拥有 4MB 的共享式二级缓存。Core 微架构在今年内发布的最高频率将是 Conroe XE 的3.33GHz。每种产品拥有自己的最高 TDP：Merom 最高35W，Conroe 最高65W，Woodcrest 最高80W。此外，针对不同客户的要求也可以提供低功耗的版本。例如，低电压版本的 Woodcrest 将会定位于刀片系统，通过降低频率等方法使 TDP 低达40W。 Intel 声称 Core 微架构拥有14级“有效”流水线。与 Banias 同出于一个设计团队，Core 微架构仅有14级的整数流水线，并不让人意外。但是，究竟什么是14级“有效”流水线？ 在过去的几年里，有关流水线级数的几个概念经常被混淆。我们首先澄清一下，流水线的“条数”与“级数”是完全不同的概念。能够完整执行各种指令的一系列功能单元组成“一条”流水线。而关于流水线级数，可以这样简单理解：在传统意义上，一条流水线所包含的功能单元一般可以被划分为多个部分，它可以被划分成几个部分，就称这条流水线是“几级”的。 然后让我们来了解一下“有效流水线”的定义，这也是在过去容易造成误解之处。简而言之，所谓的有效流水线，就是指发生分支预测错误时，所需要重新执行的流水线级数。以采用 NetBurst 微架构的处理器来说，Willamette、Northwood与Prescott核心的有效流水线级数分别是20、20和31，而原始的P6 微架构的处理器则是10级。 不过，对于现代的普遍采用乱序执行方式的X86处理器来说，有效流水线级数并不能代表真正意义上的流水线级数。NetBurst 微架构的处理器仅仅是 Trace Cache 的 Trace 建立过程，就有起码10级；P6 微架构的完整流水线级数应该是12至15（10级有效流水线加上指令执行完毕后的 Retire 动作，与可能出现的 Reorder Buffer延迟）。随着乱序执行引擎的工作方式越来越复杂，X86处理器流水线级数的概念也日益模糊。换言之，Core 微架构真正意义上的流水线级数并不会只有14。 § 特点 Core 微架构的14级有效流水线与 Prescott 核心的31级有效流水线的对比，也只有参考意义。那些仅仅根据这个数字的对比就断言 Core 微架构只能达到很低的频率的说法是不具有足够的说服力的。Conroe XE 3.33GHz 处理器的存在已经让很多相信这个说法的用户大吃一惊。而实际上，已经有玩家声称，Conroe 处理器可以在风冷的情况下达到4GHz以上的频率。Core 微架构的频率到底能够到达什么样的高度，让我们拭目以待。 |
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