研究室简介

学科方向

研究室简介

电子设计平台与共性技术研究室开展有关芯片设计与验证技术、封装与IC协同设计技术，以及SIP、MPW、PCB板设计技术等产业前共性技术研究。研究室作为中国科学院EDA中心核心技术资源提供单位，开展中国科学院EDA中心技术服务业务所需的核心共性技术研究，以提升EDA中心的技术服务能力和水平。同时针对微电子行业的产业共性技术进行研究。研究室承担科学院、“863”、工信部、国家重大专项等多个项目。

学科方向

一、微纳集成电路设计方法学

1、甚大规模集成电路可制造性设计技术（DFM）

针对纳米级工艺在芯片设计中遇到的可制造性问题进行研究，通过在芯片设计阶段对新型电路结构、器件模型、布局布线策略、可制造性设计规则的研究降低传统DFM技术带来的成本增长以及加工数据处理复杂度的增强。本研究与中芯国际合作，针对其65nm、45nm及以下工艺节点进行研究。

研究内容包括纳米级芯片设计建库技术；可制造性芯片设计规则技术；可制造性驱动布线技术；可制造性驱动电路仿真技术。

2、纳米级集成电路设计自动化技术

研究内容为：45nmSoC的布线技术、45nmSoC的晶体管级电路仿真技术、混合信号集成电路设计自动化技术、射频集成电路设计自动化技术、全芯片热分析和优化技术、IC可靠性设计、分析和优化技术、EDA软件工具中的并行计算技术。

承担02专项子课题，与华虹NEC进行项目合作，进行硅锗BICMOS工艺集成电路设计平台研究和IP开发，目前完成了核心算法的研究以及部分软件原型开发。

二、高性能SoC设计技术

电子系统对性能和功耗的要求是没有止境的。本研究结合实验室科学院、“863”及企业合作等项目对高性能流水线技术和低功耗设计技术等SoC设计实现方法进行研究。

高性能流水线技术，是提高系统部件效率和提高系统性能最有效的办法。本研究方向是从流水线的微体系结构入手，研究超高速流水线优化技术，包括流水线平衡技术、流水线overhead的优化技术、时钟优化技术以及新型电路结构研究等。

低功耗设计技术，针对便携式电子产品对芯片低功耗不断提高的要求，以及面对深亚微米工艺下芯片低功耗设计挑战，展开从系统级到电路级各个层次的低功耗设计方法学研究，如低功耗SOC集成方案、RTL代码级功耗优化、门控时钟技术、电源关断技术、动态变频降压技术等等。

三、复杂SoC验证技术

针对目前日益复杂的SoC设计，芯片完全验证变得极为困难，验证方法逐渐受到重视。通过对有效验证方法的研发，以提高验证效率，保证项目进度。目前主要针对testbench的可重用性及testcase有效性开展研究。依托Synopsys公司的DesignWare VIP，搭建完全覆盖芯片设计流程的、基于ARM+AMBA Bus的、可重用的SoC/IP验证环境。该验证环境采用SystemVerilog语言和VMM验证方法学构建(如下图所示)，可大幅度提高验证效率。在TestCase中修改约束即可以控制AtomicGen Class产生大量符合约束的Case，通过Master Class驱动DUT和Scoreboard。Self-check Class通过比较DUT的输出和Scoreboard中的数据来判断DUT的功能是否正确。 验证环境中加入功能覆盖率分析属性，通过在仿真收集信息来产生覆盖率的报告来达到验证收敛的目的。

四、IP核方法学研究

1. 集成电路IP打包及评测技术

集成电路IP设计不能等同于芯片设计，在代码编写风格、注释、结构设计等方面有要求，方便IP用户对IP的协同验证、协同设计以及评估。本研究通过研究分析VSIA国际IP标准，结合国内正在制定的IP行业标准，对IP核共性技术进行研究，研究内容包括：数字软IP代码编写规范、IP交付规范以及IP打包工具的开发；System verilog可复用软IP代码编写规范；可配置设计参数提取和建模；TRE回归测试建模技术等。

2. 高性能定制IP开发技术

五、SIP及封装与芯片协同设计方法研究

随着通讯和消费类电子的飞速发展，电子产品、特别是便携式产品不断向小型化和多功能化发展，对集成电路提出了新的要求。从封装角度出发，系统级封装(SiP) 具有提供高密度封装、多功能化设计、较短的市场进入时间以及更低的开发成本等优势，得到了越来越多的关注。

对于高性能系统来说，封装部分的寄生效应、互连衰减和噪声对系统性能影响越来越大。通过阻抗控制、优化管脚分布和传输平衡，进行封装和芯片的协同设计优化和仿真，已经成为提升系统潜能的有效手段。研究内容：高速、高性能封装面临的热分析、电磁兼容、电感等效应的分析；封装和设计的协同设计研究。