FPGA 当中的另一个特殊资源——DCM（数字时钟管理单元 Digital Clock Manager）。DCM 当中包含一个 DLL（延迟锁定电路 Delay-Locked Loop），可以提供对时钟信号的二倍频和分频功能，并且能够维持各输出时钟之间的相位关系，即零时钟偏差。

因此，针对分频时钟，可以直接利用 DCM 的分频功能，从而省去分频寄存器，彻底地解决了 CLK_2X 和 CLK_1X 之间的时钟偏差。不过更合适的选择，是使用 DCM 的倍频功能，这样只需要为 FPGA 准备一个40MHz 的低频时钟输入，相对 80MHz 来说要更容易实现。

通过 BUFGMUX 和 DCM 的使用可以得到改造后的下图。改造后，每个时钟域的时钟信号和信号源 CLK_IN 之间都只通过一个 DCM 和一个BUFGMUX，他们之间的时钟偏差仅仅为时钟网络本身的时钟偏差和 DCM 的输出到各BUFGMUX 输入端之间的线路延时偏差。如果进一步优化，通过在布局布线的步骤施加对BUFGMUX 的位置约束，迫使4 个 BUFGMUX 都处于 FPGA 的上方或者下方的 8个 BUFGMUX 上，跨时钟域的时钟偏差在 VIRTEX-II 6000 FPGA 当中可以控制在 0.5ns以内，基本满足 80MHz 的要求。改造后的时钟电路的后仿波形如图 7 所示，其最大的时钟偏差为 0.722ns。

实际上，DCM 和 BUFGMUX 从 VIRTEX-II 开始，已经成为 FPGA 的标准元件，可以在 SPARTAN-3、VIRTEX-II、VIRTEX-II PRO、VIRTEX-4 等器件上直接使用，因此该电路结构也可相应推广到这些 FPGA 的电路设计当中。