TLC1518是TI公司的一款高性能AD转换芯片：5 V 10位 400 KSPS 4 / 8通道，低功耗，串行模拟到数字转换器具有自动掉电

400 kSPS的最大吞吐量

内置参考和8 ×先进先出

微分/积分非线性误差：± 0.5 LSB的最大

信号对噪声和失真比：59分贝，Fi= 12千赫

无杂散动态范围：72分贝，Fi= 12千赫

SPI / DSP兼容的串行接口与高达20兆赫的SCLK

单电源5伏直流

模拟输入范围0 V至电源电压 带宽500千赫

硬件控制和可编程采样周期

低工作电流（4mA、5.5V外部参考，6 mA5.5V，内部参考）

断电：软件/硬件掉电模式（1 mA外部），自动断电模式（5mA外部）

可编程自动通道扫描

引脚兼容，12位可升级（TLC2554，TLC2558）

一、引脚图：

二、描述：

TLC1518与TLC1514的是一个高性能的家庭，10位，低功耗，1.4毫秒，特区的CMOS 。模拟到数字转换器（ADC），其中从一个单一的5 V电源工作。这些器件有三个数字输入和一个三态输出[片选（CS），串行输入输出时钟（SCLK），串行数据输入（SDI）的，及串行数据输出（SDO），提供一个直接的4线接口的最流行的主机的串行端口微处理器（SPI接口）。当与数字信号处理器，一帧同步接口（FS）的信号用于指示开始了一个串行数据帧。除了高速的A / D转换器和多功能控制能力，这些器件具有一个片上模拟多路复用器，可以选择任何或模拟输入的三个内部自测试电压1。在采样和保持功能是自动启动后的第四SCLK的边缘（正常采样），也可以通过一个特殊的控制针，CSTART，采样周期延长（延长采样）。正常采样也可以用编程短（12 SCLKs）或长期（24 SCLKs），以适应更快的SCLK操作流行其中高性能信号处理器。 TLC1518与TLC1514的旨在维持非常低功率消耗。省电功能是进一步加强与软件/硬件/自动断电模式和可编程的转换速度。该转换器采用作为从源头上外部的SCLK转换时钟。有一个4 V内部可供参考和一个可选的外部参考也可以用以实现最大的灵活性。

三、功能框图：

四、终端功能：

终端　I/O　描述

名称　引脚号

TLC1514　TLC1518

A0 A0
A1 A1
A2 A2
A3 A3
A4
A5
A6
A7　6
7
8
9　6
7
8
9
10
11
12
13　I　模拟信号输入。模拟输入可用于这些终端的，内部复用。该驱动源阻抗应小于或等于1千瓦。
对于大于1千瓦的源阻抗，使用异步转换开始信号CSTART（CSTART低的时间控制采样周期）或程序采样周期长增加采样时间

CS　16　20　I　芯片选择。CS输入高到低过渡重置内部4位计数器，使空间数据基础设施，并删除从3国中之最高SDO的安装时间。 SDI是残疾人设置的时间内之后到16（时钟边缘的4位计数器计数）或CS的低到高的过渡为准第一次发生。 SDO是3表示后，CS的上升沿。CS用作一个专用的串行端口时使用FS引脚。

CSTART　10　14　I　此终端控制的模拟输入采样通道从一开始选择多元化。阿高到低的过渡启动采样的模拟输入信号。低到高的过渡提出了的S / H在保持模式，并开始转换。这个输入是由SCLK的独立和作品时CS为高（无效）。该CSTART控制的低采样时间期限转换器（扩展采样）。配合此终端到VCC如果不使用。

EOC/(INT)　4　4　O　转换或中断完主机处理器。[编程为平]：这从一个输出变为在年底高到低逻辑电平采样期间，仍然很低，直到转换完成和数据的传输做好准备。平机会用在转换模式00只。[编程为诠释]：此引脚也可以被编程为一个中断输出信号，主机处理器。 INT的下降沿输出数据都表明准备。下面的民间组织或财政司司长=清除诠释。 INT的下降沿使性别歧视回3态即使CS是仍然活跃。

FS　13　17　I　DSP的帧同步输入。示了一个串行数据帧或从装置开始。如果财政司司长停留在CS的下降沿低，SDI是不启用，直到积极的财政司司长提出。一高到低，FS输入过渡重置内部4位计数器，使在空间数据基础设施最大设定时间。 SDI是禁用的时间内安装后的4至16位计数器计数（时钟边）或1的CS低到高的转变首先发生者为准。 SDO是3后16位表示提出。配合此终端到VCC如果不使用。

GND　11　15　I　返回地面的内部电路。除非另有说明，所有电压测量与关于接地。

PWDN　12　16　I　类比和参考电路断电时，该管脚为逻辑零。该设备可通过积极的CS或CSTART重新启动后该脚被拉回到逻辑之一。

SCLK　3　3　I　串行时钟输入。该终端接收从主机处理器的串行SCLK的。 SCLK是使用时钟的输入SDI的输入寄存器。它也可以用来作为转换时钟源。

SDI　2　2　I　串行数据输入。输入数据时是最高位（D15中）第一次。前4位的最高位，Ð（15-12）为16个命令（仅适用于TLC1514 12 1解码）。所有尾随空格充满了零。该配置写命令需要一个额外的12位的数据。当FS不使用时（FS= 1），第一次的MSB（D15中），预计在CS的下降沿是转向对SCLK的上升沿后的民间组织（中）。当FS是使用第一的MSB（D15中）后的预期FS的下降转为优势，是对的SCLK的下降沿研究。

SDO　1　1　O　为使A / D转换结果的三态串行输出。 SDO是保持高阻抗状态当CS为高，在CS的下降沿后，直至最高位（D15中）提出。输出格式的MSB（D15中）第一次。当不使用财政司司长（财政司司长在CS的下降沿= 1），最高位（D15中）提出的性别歧视在CS引脚的下降沿后，和连续数据在SCLK的上升沿可用。当FS是用率（FS在CS的下降沿= 0），最高位（之D15）后，提出了到SDO下降的CS和FS = 0边缘检测。连续数据可在SCLK的下降沿的。（这是通常用于从一个DSP的FS。）对于转换和FIFO的读周期，第一个10位是从以前的转换结果（数据）6不关心遵循。从SDO的前四位到CFR读循环周期应该被忽略。该寄存器的内容是在过去的12位。

REFM　14　18　I　外部基准输入或内部参考脱钩。

REFP　15　19　I　外部基准输入或内部参考脱钩。 （10 mF及其并联电容器和0.1uF的REFP和REFM之间。）最大输入电压范围取决于差异之间的电压应用于此终端和终端的REFM当外部参考被使用。

VCC　5　5　I　正电源电压

模拟输入电压和内部测试第4 8个模拟输入和三个内部测试输入选定的模拟多取决于命令输入。输入多工器是先开后合作型，以减少输入到输入噪声注入造成频道切换。pseudo-differentialsingle-ended输入所有模拟输入可以被编程为单端或伪差分模式。伪差分模式启用设置CFR.D7 - 1。只有3个模拟输入通道（或7的TLC1518通道）是自为TLC1514提供一个输入（或为TLC1514 TLC1518 A2的A1组）作为输入时使用的减号伪差分模式下使用。减去输入引脚可以有一个最大为0.2 V纹波。这通常是用来地面的噪音抑制功能。转换器该TLC151418使用一个10位逐次逼近型ADC利用一个电荷再分配DAC的。图1显示了DAC的简化版本。抽样电容在采样期间取得了艾因信号。当转换过程启动时，控制逻辑和特区电荷再分配DAC的是用来添加和减去固定数额的费用从采样电容器，使一个比较平衡的状态。当比较器平衡，转换完成和ADC输出代码生成。