| 词条 | SOI |
| 释义 | 绝缘衬底上的硅材料简介SOI（Silicon-On-Insulator，绝缘衬底上的硅）技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外，SOI材料还被用来制造MEMS光开关，如利用体微机械加工技术。 SOI是硅晶体管结构在绝缘体之上的意思，原理就是在Silicon（硅）晶体管之间，加入绝缘体物质，可使两者之间的寄生电容比原来的少上一倍。优点是可以较易提升时脉，并减少电流漏电成为省电的IC。原本应通过交换器的电子，有些会钻入硅中造成浪费。SOI可防止电子流失。摩托罗拉宣称中央处理器可因此提升时脉20%，并减低耗电30%。除此之外，还可以减少一些有害的电气效应。还有一点，可以说是很多超频玩家所感兴趣的，那就是它的工作温度可高达300°C，减少过热的问题。 结构功能通常根据在绝缘体上的硅膜厚度将SOI分成薄膜全耗尽FD（Fully Depleted）结构和厚膜部分耗尽PD（Partially Depleted）结构。由于SOI的介质隔离，制作在厚膜SOI结构上的器件正、背界面的耗尽层之间不互相影响，在它们中间存在一中性体区，这一中性体区的存在使得硅体处于电学浮空状态，产生了两个明显的寄生效应，一个是"翘曲效应"即Kink 效应，另一个是器件源漏之间形成的基极开路NPN寄生晶体管效应。如果将这一中性区经过一体接触接地，则厚膜器件工作特性便和体硅器件特性几乎完全相同。而基于薄膜SOI结构的器件由于硅膜的全部耗尽完全消除"翘曲效应"，且这类器件具有低电场、高跨导、良好的短沟道特性和接近理想的亚阈值斜率等优点。因此薄膜全耗尽FDSOI应该是非常有前景的SOI结构。 材料种类目前比较广泛使用且比较有发展前途的SOI的材料主要有注氧隔离的SIMOX(Separation by Implanted Oxygen)材料、硅片键合和反面腐蚀的BESOI(Bonding-Etchback SOI)材料和将键合与注入相结合的Smart Cut SOI材料。在这三种材料中，SIMOX适合于制作薄膜全耗尽超大规模集成电路，BESOI材料适合于制作部分耗尽集成电路，而Smart Cut材料则是非常有发展前景的SOI材料，它很有可能成为今后SOI材料的主流。 应用范围除了特异的优点，在集成电路中使用外，还被用于微光机电MEMS系统的制造，如3D反射镜阵列开关。该反射镜是在SOI衬底的活性层中形成可动反射镜，与另一台阶状电极的衬底连接而成。由于使用单晶硅衬底，且在可动反射镜，直径500微米，的上下面上对称的以同一条件而形成反射膜等，因此，具有10纳米级的翘曲与数十纳米的表面粗糙度。 SOI的优势SOI 在器件性能上具有以下优点： 1) 减小了寄生电容，提高了运行速度。与体硅材料相比，SOI 器件的运行速度提高了20-35%； 2) 具有更低的功耗。由于减少了寄生电容，降低了漏电，SOI 器件功耗可减小35-70%； 3) 消除了闩锁效应； 4) 抑制了衬底的脉冲电流干扰，减少了软错误的发生； 5) 与现有硅工艺兼容，可减少 13-20%的工序。 面向服务的基础设施SOI(Service Oriented Infrastructure，面向服务的基础设施)能够满足实时企业(RTE)的需求。Open Group——一个致力于为SOI定义引用框架和成熟度模型的公开标准联盟，其认为，利 用SOI，更确切地说，利用SOI中的虚拟处理器、存储和网络资源，企业无需考虑为每一个应用程序分配固定的资源，就可以实现应用程序的动态资源分配。 图书信息出版信息书 名: SOI:纳米技术时代的高端硅基材料 作 者：林成鲁 出版社： 中国科学技术大学出版社 出版时间： 2009年06月 ISBN: 9787312022333 开本： 16开 定价: 88元 内容简介《SOI:纳米技术时代的高端硅基材料》讲述了：绝缘体上硅技术在高速、低压低功耗电路、高压电路、抗辐射、耐高温电路、微机械传感器、光电集成等方面具有重要应用，是微电子和光电子领域发展的前沿，被国际上公认为“二十一世纪的硅集成电路技术”。《SOI:纳米技术时代的高端硅基材料》收集的纳米技术时代的高端硅基SOI材料方面的研究论文40篇，主要内容包括：SOI——纳米技术时代的高端硅基材料进展，SOI新材料的制备科学，SOI材料与器件特有的物理效应，绝缘体上锗硅新结构和应变硅的制备科学，SOI技术的若干应用研究等。书中包含了高端硅基材料前沿领域的多方面创新研究成果。《SOI:纳米技术时代的高端硅基材料》可作为微电子、光电子、微机械、半导体材料、纳米材料等专业的大专院校师生和专业技术人员重要的参考书，也可以作为信息领域其他专业的师生、科研人员和工程技术人员参考资料。 作者简介林成鲁，1965年毕业于中国科技大学近代化学系，现为中国科学院上海微系统与信息技术研究所研究员、博士生导师，上海新傲科技有限公司总工程师。长期从事高端硅基半导体新材料SOI(silicon on insulator)的研究。20世纪80年代，在国内率先开展SOI技术基础研究；90年代，作为SOI创新项目总设计师，组织领导突破SOI材料工程化的关键技术；2001年开始，作为新傲公司总工程师，为成功实现SOI研究成果转化，打破国外的技术封锁，为建成国内唯一的SOI材料工业化生产线做出了重要贡献，实现了我国微电子材料的跨越式发展，取得了重大的经济和社会效益。先后承担国家攻关、“973”、“863”等多项国家重大项目。在国内外刊物上发表论文300余篇，被SCI收录的论文240余篇。申请的国家发明专利19项，其中已授权12项。前后已为国家培养数十名研究生，所培养的研究生中获全国百篇优秀博士论文2名。曾获得国家科技进步一等奖、中科院杰出科技成就奖等十一项奖励。 模特soi韩国qnigirls网站的签约模特 全名：申素贞 身高：163cm 体重：44size 裤码：25size 鞋码：235mm 因清新可爱、时而搞怪时而性感的风格被大家喜爱。 SOI（small out-line I-leaded package）I形引脚小外形封装。表面贴装型封装之一。引脚从封装双侧引出向下呈I字形，中心距1.27mm。贴装占有面积小于SOP。 SOI绝缘硅英国ICEMOS代理—北京特博万德公司 英国ICEMOS公司SOI硅片—北京特博万德公司 进口SOI硅—北京特博万德公司 Superjunction MOSFET英国进口—北京特博万德公司 北京特博万德科技有限公司独家代理英国ICEMOSTECH的高品质SOI wafer和 SuperJunction MOSFET。 SOI wafer尺寸: 4”(100mm）, 5”（125mm）, 6”（150mm）and 8"（200mm） SOI Spec. 规格： 1- Bonded SOI wafer (绝缘硅上键合硅片） For 4”(100mm）, 5”（125mm）, 6”（150mm） ---- Handle wafer minimum 300um maximum 1000um, ---- Buried Oxide, minimum 0.1 um, maximum 4 um, ---- Device layer minimum 2 um, max 500 um. For 8"（200mm） ---- Handle thickness minimum 500um and maximum 675um, ---- Buried Oxide minimum 0.1 um, maximum 4 um, ---- Device layer minimum 5 um, maximum 500 um. 2- Si-Si direct wafer bonding (replacement for epi) 硅-硅直接键合，可替代外延片 100mm, 125mm, 150mm and 200mm, thickness as specified above. 3- Engineered SOI, Double SOI (DSOI), Trench Isolation SOI (dielectric isolation), Cavity SOI (for pressure sensor, gyro and accelerometer sensor, microfludic etc.) and finally Through Silicon Via (TSV) ---- Cavity SOI - Bonded SOI or Silicon silicon DWB wafers with cavities performed within the wafer ---- Multiple SOI 2 or 3 or more layers of SOI designed around your process ---- Structured wafers silicon wafers or SOI with buried electrode layers, vias, interconnect already incorporated 4- SOI + Trench & Refill Features Significant die shrink compared to conventional dielectric isolation (DI) or junction isolation Bulk quality top silicon layer Total device-to-device isolation Lower substrate capacitance than bulk Fully flexible specification on SOI, Trench and refill parameters 5- Superjunction MOSFET |
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